AMD微代码升级：锐龙9000核心间延迟骤降58％

摘要： 9月18日消息，AMD CCD+IOD Chiplest设计已经使用了好几代，按理说炉火纯青，但是在最新的锐龙9000系列上，却出现了核心之间延迟骤然加大的情况，最高可达200纳秒...

9月18日消息，AMD CCD+IOD Chiplest设计已经使用了好几代，按理说炉火纯青，但是在最新的锐龙9000系列上，却出现了核心之间延迟骤然加大的情况，最高可达200纳秒左右。

还好，最新的AGESA 1.2.0.2版微代码终于解决了这一问题。

上周，华硕为旗下600系列主板率先推送了1.2.0.2版微代码。

有硬件爱好者使用锐龙9 9950X、ROG CROSSHAIR X670E GENE、CapFrameX实测显示，对比1.2.0.1旧版微代码，锐龙9000系列的核心间延迟从180纳秒降低到了75纳秒，幅度高达58％。

1.2.0.1

1.2.0.2

当然不同处理器、主板的情况略有差异，也有的测试显示从200纳秒降到了95纳秒，幅度仍有52.5％。

还有网友发现，部分基准测试性能成绩也更好了，比如说CineBench R23多核跑分提高了400-600分不等，当然幅度不大，只有大约1％。

不过也有人指出，锐龙9000的核心间延迟其实并不是真正的问题，只是之前显示不精准，现在恢复正常了而已。